AMD EPYC Venice Spesifikasi Bocor: Chip 2nm Pertama dengan Arsitektur Hibrida

Spesifikasi untuk prosesor EPYC generasi berikutnya dari AMD, yang diberi nama kode Venice, telah bocor secara online. Menurut informasi dari forum Tieba Baidu, chip ini akan menjadi yang pertama di industri yang diproduksi pada node 2nm TSMC, membawa peningkatan besar dalam kinerja dan efisiensi daya.

Venice akan menampilkan arsitektur hibrida yang menggabungkan inti Zen 6 standar dengan inti Zen 6C berkepadatan tinggi. Dalam konfigurasi teratasnya, Venice berbasis Zen 6C dapat mengemas hingga 256 inti dan 512 utas, dua kali lipat dari apa yang ditawarkan chip Turin berbasis Zen 5 saat ini. Untuk beban kerja yang lebih konvensional, akan ada versi yang menampilkan hingga 96 inti Zen 6.

Setiap die CCD, seperti yang ditunjukkan dalam diagram, memiliki 12 inti dan 128 MB cache L3—dua kali lipat dari jumlah yang ditemukan di generasi sebelumnya. Sebuah prosesor tunggal dapat mengintegrasikan hingga 8 die ini. Platform ini juga akan memperkenalkan dua jenis soket: SP7 untuk sistem berkinerja tinggi dengan TDP hingga 600W, dan SP8 yang menargetkan segmen menengah dengan TDP 350–400W.

Dukungan memori juga mendapatkan peningkatan serius. Chip Venice akan menangani konfigurasi memori 12 dan 16 saluran, fitur penting untuk beban kerja AI dan pemrosesan data besar. Menurut sumber dalam, jajaran ini diharapkan diluncurkan pada tahun 2026, dengan pengumuman resmi kemungkinan akan datang dalam beberapa bulan mendatang.